Pinalalawak ng TSMC ang Advanced Packaging Habang Nahihigitan ng Demand sa AI Chips ang Kapasidad

Mas malalaking AI package, mas sikip na kapasidad

Pinalalawak ng TSMC ang teknolohiyang nagdurugtong sa mga AI processor at memory, at planong maglunsad ng packaging platform na kayang magsama ng 20 high bandwidth memory component sa 2028 at bersiyong kayang mag-accommodate ng 24 sa 2029. Ipinakikita ng mga target na nakasalalay na ngayon ang karera sa mas mabilis na hardware para sa artificial intelligence sa pagbuo ng mas malalaki at mas komplikadong sistema, bukod pa sa paggawa ng mas maliliit na transistor.

Sa 2026 Taiwan Technology Symposium sa Hsinchu noong Mayo 14, inanunsyo ni Yuan Li-pen, bise presidente ng TSMC para sa business development, ang pagsisimula ng mass production sa 2026 ng Chip on Wafer on Substrate platform na may sukat na 5.5 reticle at kilala bilang CoWoS. Sinabi niyang lumampas sa 98% ang manufacturing yield nito. Batay ang sukat ng reticle sa lawak na natatakpan ng lithography exposure field, na nagbibigay sa industriya ng paraan para ilarawan ang laki ng mga package na patuloy na lumalaki.

Kasunod ang pagpapalawak na ito ng babala ni chairman at chief executive C.C. Wei noong earnings call ng Abril 16 na nananatiling lubhang masikip ang kapasidad para sa advanced packaging. Inaasahan ng TSMC na aabot sa pinakamataas na bahagi ng saklaw na $52 bilyon hanggang $56 bilyon ang capital budget nito sa 2026, bagaman saklaw ng paggastos na iyon ang paggawa ng chip at iba pang pamumuhunan, bukod sa packaging.

Ipinakikita ng mga pagbabagong ito ang isang limitasyong hindi malulutas sa pagtatayo lamang ng mas maraming pabrika ng wafer. Kailangan ng Nvidia at AMD ng gumaganang processor die at sapat na kapasidad para ikabit ang mga ito sa memory. Ang die ay isang indibidwal na piraso ng silicon na naglalaman ng mga circuit ng chip. Kung wala ang angkop na package, hindi magiging ganap na AI accelerator ang isang advanced die.

Umaabot din sa iba't ibang bansa ang problema sa kapasidad. Ipinadadala pa sa Taiwan ang mga chip na ginagawa sa planta ng TSMC sa Arizona para i-package, ayon sa mga ulat tungkol sa manufacturing network nito. Maaaring paikliin ng dalawang planong pasilidad para sa packaging sa Arizona ang biyahe, ngunit hindi pa inilalantad ang mga petsa ng pagkumpleto ng mga ito.

Bakit package na ang humuhubog sa performance

Sa loob ng ilang dekada, nakasentro ang pag-unlad ng semiconductor sa paglalagay ng mas maraming transistor sa iisang die. Napansin ni Gordon Moore, isa sa mga nagtatag ng Intel, na may tendensiyang dumoble ang bilang ng transistor halos kada dalawang taon. Nakatulong ang mas maliliit na transistor sa mga manufacturer na pahusayin ang computing performance at energy efficiency, ngunit naging mas mahirap at magastos panatilihin ang bilis ng pag-unlad na ito.

Nagsimulang tumugon ang AMD at Intel bago pa ang kasalukuyang AI boom sa pamamagitan ng paghahati ng malalaking processor sa maraming die. Maaaring gumamit ng magkakaibang manufacturing process ang iba't ibang function, kaya nailalaan ang magastos na advanced technology sa mga circuit na higit na nakikinabang dito. Maaari ring mapabuti ng mas maliliit na die ang ekonomiya ng produksyon dahil hindi kailangang masayang ang isang napakalaking piraso ng silicon kapag nagkaroon ng depekto.

Para sa mga AI accelerator, kadalasang performance ang agarang layunin, hindi lamang pagpapababa ng gastos sa pagmamanupaktura. Kailangan ng makapangyarihang computing circuit ng tuluy-tuloy na daloy ng data. Gumagamit ang high bandwidth memory, o HBM, ng magkakapatong na memory die at maraming koneksiyon para mabilis na makapaghatid ng data. Nakakatulong ang paglalagay nito malapit sa processor para hindi nakatengga ang mga computing resource habang naghihintay ng impormasyon.

Ipinaliwanag ni Paul Rousseau, pinuno ng packaging solutions para sa TSMC North America, kung paano tinutugunan ng CoWoS ang problemang ito:

Hindi ka talaga makapaglalagay ng sapat na memory sa loob ng compute chip mo para lubos itong magamit. Kaya kapag ipinakilala namin ang CoWoS, naipupuwesto namin ang HBM memory sa tabi mismo ng compute sa napakahusay na paraan,

Inilalarawan ang CoWoS bilang 2.5D packaging dahil magkatabi ang mga bahagi ng processor at memory sa isang karagdagang wiring structure, sa halip na idugtong lamang sa pamamagitan ng karaniwang circuit board. Sinusuportahan ng istrukturang ito, na tinatawag na interposer, ang siksik na mga koneksiyon sa pagitan ng mga bahagi. Dahil dito, nagiging bahagi ng disenyo ng processor ang packaging, hindi lamang proteksiyong panlabas na idinadagdag matapos ang pagmamanupaktura.

Iba't ibang kombinasyon ang kailangan ng Nvidia at AMD

Ipinakilala ng TSMC ang 2.5D packaging technique nito noong 2012 at mula noon ay gumawa ng sunod-sunod na bersiyon. Gumagamit ang Blackwell GPU ng Nvidia ng CoWoS-L, ang pinakabagong henerasyong binanggit sa mga ulat. Ayon sa mga ulat, nakapagreserba ang Nvidia ng malaking bahagi ng nangungunang CoWoS capacity ng TSMC, kaya nagiging alalahanin ng ibang customer ang pagkuha ng access sa partikular na teknolohiyang ito.

Ipinakikita ng pag-usad mula H100 ng Nvidia hanggang Blackwell kung bakit mahalaga ang packaging kahit walang malaking pagbabago sa manufacturing node. Gumagamit ang H100 ng 4 nanometer process ng TSMC at CoWoS, kasama ang HBM na mula sa SK Hynix. Gumagamit naman ang Blackwell ng N4P process at HBM3e memory, at pinagsasama ang mga pagbabago sa disenyo ng chip, memory at integration sa halip na umasa lamang sa pagpapaliit ng transistor.

Iba ang paraang ginagamit ng MI300 ng AMD. Gumagamit ito ng 5 nanometer at 6 nanometer technology ng TSMC, kasama ang System on Integrated Chips, o SoIC, para sa vertical integration bago ikabit ng CoWoS ang assembly sa HBM. Nagdaragdag ito ng isa pang yugto ng advanced packaging sa proseso ng pagmamanupaktura.

Mahalaga ang pagkakaibang ito sa pagtaya sa kakulangan. Magkaibang gawain ang ginagampanan ng CoWoS at SoIC, at hindi awtomatikong inaalis ng pagpapalawak sa isa ang limitasyon sa isa pa. Kailangan din ng mga customer ang angkop na henerasyon at laki ng package, hindi basta access sa hindi pinag-ibang pool ng packaging capacity.

Hindi lang mga order ng chip ang nakasalalay sa demand, kundi pati ang aktuwal na mga computing installation. May nakaplanong supercomputing cluster sa Taiwan ang Foxconn, na inanunsyo kasama ang Nvidia, na may $1.4 bilyong pamumuhunan at target na magsimula ng operasyon sa unang kalahati ng 2026. Ipinakikita ng planong paglalagay rito ng Blackwell GB300 kung paano nakaaapekto ang suplay ng accelerator sa mas malalaking iskedyul ng imprastraktura, bagaman hindi pinatutunayan ng anunsiyo kung nagbukas na ang pasilidad.

Hindi naalis ng mabilis na pagpapalawak ang kakulangan

Tinaya ni Rousseau na lumalaki nang 80% kada taon ang kapasidad ng CoWoS batay sa compound annual growth rate. Sa symposium noong Mayo, nagproyekto si B.Z. Tien, bise presidente ng TSMC para sa operations and advanced technology engineering, ng mahigit 80% taunang paglago ng kapasidad ng CoWoS at SoIC hanggang 2027. Inilalarawan ng mga bilang na ito ang bilis ng pagpapalawak, hindi patunay na ganap nang natutugunan ang demand.

Ipinakikita ng mga naunang pagtataya ang laki ng pagpapalawak. Tinatayang 15,000 yunit kada buwan ang kapasidad ng CoWoS noong 2023, at 45,000 hanggang 50,000 ang mga pagtataya para sa pagtatapos ng 2024. Katumbas iyon ng tatlo hanggang humigit-kumulang 3.3 ulit ng antas noong 2023. Tinataya rin sa parehong ulat na aabot sa humigit-kumulang 50,000 yunit ang kapasidad sa pagtatapos ng 2025.

Para sa SoIC, tumaas ang mga pagtataya mula 2,000 yunit kada buwan sa pagtatapos ng 2023 tungo sa inaasahang 5,000 hanggang 6,000 sa pagtatapos ng 2024, at sinundan ito ng 10,000 sa pagtatapos ng 2025. Mga dating pagtataya ang mga ito, hindi kumpirmadong kabuuan ng produksyon, at hindi dapat ituring na tuwirang panukat ng mga naipadalang ganap nang accelerator.

Ayon sa mga ulat noong panahong iyon, nakapag-book na ang Nvidia at AMD ng kapasidad ng CoWoS at SoIC para sa 2024 at 2025. Ang mas matibay na kasalukuyang palatandaan ng patuloy na presyon ay ang pahayag ni Wei noong Abril 2026 na nananatiling masikip ang kapasidad ng advanced packaging sa kabila ng pagpapalawak.

Ginawang pasilidad para sa packaging ng TSMC ang ilang lumang pasilidad ng wafer at pinapataas nito ang produksyon sa dalawang bagong pasilidad ng packaging sa Taiwan. Nangangako ang taunang ulat nito para sa 2025 ng karagdagang pamumuhunan sa mga pasilidad ng advanced packaging sa ilang lokasyon sa Taiwan sa mga susunod na taon. Kabilang sa mga teknolohiyang integration na ginagawa na tinukoy sa ulat ang CoWoS, InFO, SoIC at Compact Universal Photonic Engine, o COUPE.

Nananatiling sentro ang Taiwan sa daloy ng pagmamanupaktura

Hindi pa nagbibigay ang pagpapalawak ng TSMC sa paggawa ng wafer sa ibang bansa ng kumpletong lokal na kadena ng pagmamanupaktura para sa mga advanced AI chip. Ayon sa mga ulat tungkol sa packaging network ng kumpanya, dinadala pa sa Taiwan ang mga chip na ginagawa sa Arizona para sa yugtong ito. Tutugon sa kakulangang kakayahan ang mga planong planta ng packaging sa Arizona sa halip na ulitin lamang ang serbisyong mayroon na roon.

Sinabi ni Jan Vardaman, mananaliksik sa packaging sa TechSearch International, na mababawasan ang turnaround time kung ilalagay ang packaging malapit sa pabrika ng wafer sa Arizona, dahil maiiwasan ang pagpapadala pabalik-balik sa pagitan ng Asia at Estados Unidos. Hindi pa inilalantad ng TSMC kung kailan matatapos ang mga pasilidad ng packaging, kaya wala pang tiyak na petsa kung kailan magsisimula ang mga benepisyong ito.

Mas tiyak ang iskedyul ng pagpapalawak ng wafer. Sa transkripsiyon ng earnings call noong Abril, sinabi ng TSMC na magsisimula ang volume production sa unang kalahati ng 2027 sa bagong 3 nanometer fab sa Tainan. Nakatakdang magsimula sa ikalawang kalahati ng 2027 ang ikalawang fab sa Arizona, at sa 2028 naman ang ikalawang fab sa Japan.

Kino-convert din ng TSMC ang mga kagamitang para sa 5 nanometer sa Tainan para masuportahan ang 3 nanometer production, at pinamamahalaan nito ang flexible capacity sa mga prosesong N7, N5 at N3. Pinatataas ng mga hakbang na ito ang output ng wafer, ngunit kailangan pa rin ng katugmang packaging at suplay ng memory ang ganap nang AI hardware. Samakatuwid, mahalaga sa paghahatid ng mga magagamit na produkto ang pagpapalawak sa bawat yugto alinsunod sa magkakatugmang iskedyul.

Mas mahihirap na problema sa engineering ang dala ng mas malalaking package

Layunin ng mga susunod na CoWoS platform na magdugtong ng mas maraming computing silicon at memory sa iisang assembly. Sinabi ni Yuan na aabot sa 14 na reticle ang laki ng platform sa 2028 at maisasama rito ang 20 HBM component, at nakaplano para sa 2029 ang bersiyong susuporta sa 24. Mga target pa lamang sa pagbuo ang mga ito, hindi kapasidad na maaari nang gamitin ng mga customer.

Mahalagang panukat ang yield dahil inilalarawan nito kung gaano karami sa produksyon ang nakatutugon sa hinihinging pamantayan. Para sa teknolohiyang CoWoS ng TSMC na may sukat na 5.5 reticle, iniulat na mahigit 98% ang yield ayon kay Yuan. Tinataya rin ng mga ulat na nasa 90% ang yield ng EMIB-T ng Intel at nasa kalagitnaan ng 50% ang yield ng 2 nanometer process ng Samsung. Hindi wastong direktang paghambingin ang mga bilang na ito: magkaibang teknolohiya ang tinutukoy ng mga ito, at tumutukoy ang bilang ng Samsung sa paggawa ng transistor, hindi sa packaging.

Tinukoy ni Wei bilang mga hamon sa mas malalaking package ang mekanikal na tensiyon, warpage at mga limitasyon sa init. Nangangahulugan ang warpage na nababago ang hugis ng assembly at lumilihis ito sa itinakdang anyo, na maaaring magpahirap sa pagpapanatili ng tumpak na mga koneksiyon. Tumutukoy naman ang mga limitasyon sa init sa dami ng init na nalilikha at naaalis ng sistema habang gumagana ito nang maaasahan.

Binubuo rin ng TSMC ang Chip on Panel on Substrate, o CoPoS. Sinabi ni Wei na nakagawa na ang kumpanya ng pilot line at inaasahang magsisimula ang produksyon pagkalipas ng ilang taon. Nilinaw niyang nananatiling pangunahing paraan ng pagsuplay noon ang malalaking CoWoS package, ayon sa earnings call noong Abril. Nagbibigay-daan ang pilot line na subukan ng kumpanya ang mga pamamaraan sa pagmamanupaktura bago magpasya kung gagamitin ang mga ito sa mas malawak na komersiyal na produksyon.

Dagdag na opsiyon ang stacking, pero hindi tiyak ang takdang panahon

Mas pinalalawak pa ng vertical integration ang konsepto sa pamamagitan ng paglalagay ng mga die nang patung-patong. SoIC ang tawag ng TSMC sa teknolohiya nito, samantalang Foveros Direct ang tinalakay na paraan ng Intel. Dahil mas maikli ang mga koneksiyon, maaaring gumana na parang iisang chip ang magkakaugnay na bahagi, bagaman lalo namang nagiging mahirap ang pamamahala ng init at ang assembly kapag nag-stack.

Magkakaiba ang mga ulat tungkol sa takdang panahon ng mga produktong SoIC. Ayon kay Rousseau, malamang na ilang taon pa bago dumating ang mga produktong gumagamit ng teknolohiyang ito, samantalang tinutukoy sa naunang ulat tungkol sa MI300 ng AMD ang SoIC bilang bahagi ng proseso ng pagmamanupaktura nito. Kaya hindi dapat ituring na petsa ng unang komersiyal na paggamit ng SoIC ang mas pangkalahatang pahayag. Maaaring tumukoy ito sa mga susunod na aplikasyon, ngunit hindi tinukoy ang saklaw nito.

Gumagamit na ang mga manufacturer ng memory na Samsung, SK Hynix at Micron ng vertical stacking sa sarili nilang pagmamanupaktura ng HBM. Iba ito sa pag-stack ng mga computing die, bagaman kapwa nangangailangan ang mga ito ng advanced assembly at tumpak na mga koneksiyon.

Isa pang pag-unlad ang hybrid bonding, na maaaring pumalit sa mga nakausling koneksiyon ng mga pad na tumpak na pinagdurugtong. Ipinaliwanag ni Vardaman ang benepisyong elektrikal ng paraang ito:

Sa halip na bump, maaari tayong magkonekta nang pad-sa-pad, na halos walang agwat, kaya mas mahusay ang power performance,

Layunin nitong magkasya ang mas maraming koneksiyon sa maliit na espasyo habang pinaikli ang distansiyang nilalakbay ng mga signal. Nagbibigay ito ng isa pang paraan para mapahusay ang daloy ng data nang hindi lubusang umaasa sa bagong proseso ng transistor.

Mas mahalaga ang papel ng Intel, mga assembly partner at supplier ng kagamitan

Ibang paraan ng integration ang Embedded Multi-die Interconnect Bridge, o EMIB, na iniaalok ng Intel. Sa halip na gumamit ng buong interposer para sa mga koneksiyong inilalarawan sa CoWoS, naglalagay ito ng maliliit na silicon bridge kung saan kailangang mag-ugnayan ang mga bahagi. Sinabi ni Mark Gardner, pinuno ng Intel Foundry Services, na may bentahe ito sa gastos.

Kabilang sa mga customer ng Intel para sa packaging ang Amazon at Cisco, at sinabi ni Gardner na nagbibigay na ang kumpanya ng serbisyo sa mga customer ng packaging mula 2022. Inilalarawan din ng mga ulat ang mga planong mag-package ang Intel ng mga custom chip para sa SpaceX, xAI at Tesla sa iminungkahing Texas Terafab ni Elon Musk. Dapat ihiwalay ang mga planong ito sa kapasidad ng produksyon na gumagana na o sa mga natapos nang paghahatid.

Samantala, pinalalawak ng TSMC ang sarili nitong gawain sa packaging habang umaasa rin ito sa mga outsourced semiconductor assembly and test company, na kilala bilang mga OSAT. Kinumpirma ni Wei na kinailangan nilang makipagtulungan sa mga partner dahil masikip ang kapasidad. Ayon sa mga ulat, ipinagawa sa ASE at Amkor ang ilang hakbang sa packaging, at inaasahan ng ASE na madodoble ang benta nito sa advanced packaging sa 2026.

Apektado rin ng parehong siklo ng pamumuhunan ang mga supplier ng kagamitan. Sinabi ni Gary Dickerson, chief executive ng Applied Materials, sa isang pahayag noong Agosto na inaasahang lalago nang mahigit 70% ang kita mula sa packaging sa taong iyon. Hindi tinukoy sa ulat kung anong taon ito, kaya hindi dapat ipresenta ang bilang bilang kumpirmadong pagtataya para sa 2026.

Ipinakikita ng mga pagbabagong ito na hindi nangangahulugang mawawalan ng puwang ang mga espesyalistang kumpanya sa assembly dahil lamang dinaragdagan ng TSMC ang sarili nitong gawain. Kapag higit sa kapasidad ang demand, kapwa maaaring makinabang sa pagpapalawak ang foundry, mga partner nito at mga supplier ng kagamitan.

Ang mga susunod na petsa ng produksyon na dapat tutukan

Nagbibigay ng konteksto sa pagtulak ng pamumuhunan ang opisyal na resulta sa pananalapi ng TSMC. Umabot sa $122.42 bilyon ang kita noong 2025, tumaas nang 35.9% batay sa halaga sa US dollar. Umabot sa 74% ng kita mula sa wafer ang bahagi ng mga advanced process na 7 nanometer pababa, kumpara sa 69% noong 2024, o pagtaas na limang percentage point. Mga bilang ito para sa kumpanya at negosyo nito sa wafer, hindi hiwalay na panukat ng kita sa packaging.

Ayon sa taunang ulat, nagsimula ang high volume manufacturing ng 2 nanometer technology sa ikaapat na quarter ng 2025. Inaasahan ng TSMC na magsisimula ang produksyon ng N2P at A16 sa ikalawang kalahati ng 2026, na nagpapatunay na nagpapatuloy ang pagbuo ng transistor kasabay ng pagpapalawak ng packaging. Kabilang na sa inanunsiyong iskedyul ang:

• Abril 16, 2026: Kinumpirma ng TSMC na masikip ang kapasidad ng advanced packaging at papalapit sa pinakamataas na bahagi ng saklaw na $52 bilyon hanggang $56 bilyon ang capital spending.
• Mayo 14, 2026: Inanunsiyo ng mga executive ang mass production sa 2026 ng CoWoS na may sukat na 5.5 reticle at binalangkas ang mas malalaking platform sa hinaharap.
• Ikalawang kalahati ng 2026: Nakatakdang magsimula ang volume production ng N2P at A16.
• 2027: Nakatakdang magsimula ang produksyon ng bagong 3 nanometer sa Tainan sa unang kalahati at sa Arizona sa ikalawang kalahati.
• 2028: Nakatakdang magsimulang mag-operasyon ang ikalawang fab sa Japan at magsimula ang produksyon ng CoWoS platform na may sukat na 14 reticle at susuporta sa 20 HBM component.
• 2029: Nakaplano ang bersiyon ng CoWoS na susuporta sa 24 HBM component.

Wala pa ring petsa ng pagkumpleto para sa mga pasilidad ng packaging sa Arizona at tiyak na petsa ng komersiyal na produksyon ng CoPoS. Hindi rin tinutukoy ng mas malalaking target ng CoWoS kung aling mga customer ang makakakuha ng kapasidad o kung gaano karami ang magiging available. Hamon sa TSMC na gawing sapat na output sa bawat kinakailangang yugto ang mabilis na pagpapalawak, habang tinitiyak na maaasahan ang mga assembly na patuloy na lumalaki.

Mahahalagang Punto

• Sinabi ng TSMC na nananatiling masikip ang kapasidad ng advanced packaging sa kabila ng mabilis na pagpapalawak.
• Nakatakdang magsimula ang mass production ng CoWoS platform nitong may sukat na 5.5 reticle sa 2026, at iniulat na mahigit 98% ang yield nito.
• Layunin ng mas malalaking CoWoS platform na suportahan ang 20 HBM component sa 2028 at 24 sa 2029.
• Umaasa pa rin sa packaging sa Taiwan ang produksyon ng wafer sa Arizona; hindi inilalantad ang mga petsa ng pagkumpleto ng dalawang planong pasilidad ng packaging sa Estados Unidos.
• Umaasa ang Nvidia sa CoWoS, samantalang pinagsasama ng MI300 ng AMD ang vertical integration gamit ang SoIC at ang CoWoS.
• Inaasahang malapit sa pinakamataas na bahagi ng saklaw na $52 bilyon hanggang $56 bilyon ang capital spending ng TSMC sa 2026; saklaw nito ang maraming pamumuhunan sa pagmamanupaktura.
• Mas lumalaki ang papel ng Intel, ASE, Amkor at mga supplier ng kagamitan habang nagiging limitasyon sa suplay ng AI hardware ang packaging.